جمع کننده دیجیتال و طراحی آن ها

جمع کننده دیجیتال و طراحی آن ها

جمع کننده دیجیتال و طراحی آن ها

جمع کننده دیجیتال

2-  جمع کننده دیجیتال .

2-1- مقدمه:

2-2- اهمیت جمع کننده:

2-3- ساختار جمع کننده دیجیتال :

2-3-1- جمع کننده

2-3-1-1- نیم جمع کننده

2-3-1-2-  تمام جمع كننده:

2-3-2- جمع کننده دودویی:

2-3-3- انتشار رقم نقلی:

2-4- پارامتر های طراحی:

2-4-1- توان مصرفی.

2-4-1-2- توان دینامیکی :

2-4-1-3- جریان ناشی از مسیر مستقیم هنگام تغییر وضعیت ترانزیستورها:

2-4-1-3- توان استاتیکی :

2-4-2- تاخیر انتشار

2-4-3- PDP.

3- روش های مطرح در طراحی تمام جمع کننده های دیجیتال.

3-1- مقدمه جمع کننده دیجیتال :

3-2- منطق پویا و ایستا

3-2-1- منطق CMOS پویا، منطق پیش شارژ-ارزیابی.

3-2-1-1- مدار پویای چند طبقه

3-2-2- منطق دومینو CMOS.

3-2-2-1- سیکل زمانی منطق دومینو.

3-2-2-2- اشتراک بار

3-2-3- منطق CMOS NORA(NP-CMOS)(منطق دومینوNP)

3-3- بررسی تعدادی از مدارهای تمام جمع کننده تک بیتی.

3-3-1- مدارات مطرح تمام جمع کننده تک بیتی پویا:

3-3-1-1- مدار تمام جمع کننده تک بیتی 17 ترانزیستوری NP.

3-3-1-2- مدار تمام جمع کننده تک بیتی 16 ترانزیستوری.

3-3-1-3- مدار تمام جمع کننده تک بیتی 16 ترانزیستوری PN..

3-3-1-4- مدار تمام جمع کننده تک بیتی 18 ترانزیستوری.

3-3-1-5- مدار تمام جمع کننده تک بیتی 15 ترانزیستوری.

3-3-2- مدارات مطرح تمام جمع کننده تک بیتی ایستا:

3-3-2-1- مدار تمام جمع کننده C-CMOS.

3-3-2-2- تمام جمع کننده TGA:

3-3-2-3- تمام جمع کننده TFA:

3-3-2-4- تمام جمع کنندهCLP:

منابع جمع کننده دیجیتال

جمع کننده دیجیتال

اهمیت جمع کننده دیجیتال :

جمع کننده­ها، در وسایل دیجیتالی بسیاری کاربرد دارند. و عنصر اساسی در بسیاری از مدارهای محاسباتی محسوب می­شوند  (Foroutan, Navi, & Haghparast, 2008). امروزه با افزایش فراگیر استفاده از وسایل الکترونیکی؛ نیاز به جمع کننده­ها، نیز افزایش پیدا کرده است. هرچه جمع کننده­ها ویژگی های کیفی بهتری داشته باشند؛ تاثیر مستقیم آن در دستگاه مورد استفاده مشهود بوده و درنتیجه آن دستگاه با اقبال عمومی روبرو خواهد شد (J.Wang, 1994). به همین دلیل ارائه ساختارهای جدید برای این مدار مورد توجه طراحان مدار­ مجتمع قرار گرفته است. هدف اصلی در طراحی جمع کننده دیجیتال افزایش سرعت و کاهش توان مصرفی می­باشد.

ساختار جمع کننده دیجیتال :

کامپیوترهای دیجیتال کارهای پردازش اطلاعات مختلفی را انجام می­دهند  (Mano, 1979). از کارهای پرکاربرد آنها می­توان به عملیات ریاضی اشاره کرد. پایه­ای ترین عمل ریاضی جمع دو عدد دودویی است. این جمع ساده از چهار عمل مطابق معادله (2-1) تشکیل می­شود. سه عمل اول حاصل جمع، یک عدد ایجاد می­کنند. اما عمل سوم حاصل جمع، عددی دو رقمی است. با ارزش ترین حاصل این جمع را رقم نقلی می­نامند. زمانی که دو عدد چند بیتی را با هم جمع کنیم، رقم نقلی حاصل از جمع دو بیت باید با رقمهای با ارزش بالاتر جمع شود. مدار ترکیبی به کار رفته برای جمع دو بیت نیم جمع کننده نام دارد.

جمع کننده ای که سه بیت را با هم جمع می­کند (دو بیت و رقم نقلی قبلی) تمام جمع کننده نامیده می­شود. جمع کننده دودویی یک مدار ترکیبی است که عملیات ریاضی جمع را روی اعداد دودویی انجام می­دهد. اتصال متوالی n تمام جمع کننده کامل یک جمع کننده دودویی برای دو عدد n بیتی به دست می­دهد.

معادله(2-1)                                  0=0+0    ،    1=0+1     ،    1=1+0    ،    10=1+1

جمع کننده

عمل جمع یکی از چهار عمل اصلی در مدارات دیجیتال است. در مدارات منطقی عمل جمع به دو صورت تمام جمع کننده و نیم جمع کننده انجام می­گیرد.

منطق پویا و ایستا

در مدارهای منطقی ایستا، منطق پیاده سازی توابع منطقی براساس حالت پایدار ساختارهای nMOS و pMOS می­باشد. در این منطق تمام سطوح خروجی، با نقاط عملکرد پایدار در مدار ارتباط دارند. بنابراین، هر گیت ایستا، متناظر با ولتاژ ورودی پس از یک تاخیر زمانی مشخص، خروجی خود را تولید می­کند و تا زمانی که ولتاژ منبع تغذیه برقرار باشد، سطح خروجی خود را حفظ می­کند. البته، این عملکرد نیازمند تعداد زیادی ترانزیستور است. که این افزایش، خود سبب افزایش توان مصرفی و مساحت مدار می­شود.

به منظور طراحی مدارات دیجیتال نکاتی چون سرعت ، توان مصرفی و نیز مساحت تراشه از اهمیت بالایی برخوردار است. طراحی مدار با استفاده از منطق پویا مزایای مشخصی نسبت به منطق ایستا دارد (مريدي, 1393). عملکرد منطق پویا خود بر اساس ذخیره سازی موقت بار در خازن های پارازیتی گره است  (صاحب الزمانی, فتحی, & صفایی, 1387). این عمل که خود اصلی در طراحی مدارات منطقی پویا می­باشد، نیازمند اعمال یک سطح ولتاژ معین به صورت متناوب است. دلیل این اعمال ولتاژ به صورت متناوب همان موقت بودن امکان ذخیره سازی بار در خازن های پارازیتی می­باشد. این ولتاژ به منظور کنترل و تازه سازی بار الکتریکی مداراتی که با استفاده از منطق پویا طراحی می­شوند استفاده می­شود (مظاهری & هرندی, 1392). این سیگنال یا سیگنال های متناوب، پاس ساعت نامیده می­شوند.

جهت مشاهده نمونه های دیگر از فصل 2 مهندسی برق کلیک کنید.

منطق CMOS پویا، منطق پیش شارژ-ارزیابی

این منطق یک تکنیک مداری CMOS پویا می­باشد که تعداد ترانزیستورهای بکار رفته به منظور پیاده سازی هر تابع منطقی را کاهش می­دهد. عملکرد این مدار بر اساس پیش شارژ خازن گره خروجی و ارزیابی سطح خروجی می­باشد. این عملکرد توسط سیگنال کلاک انجام می­گیرد. این سیگنال توسط دو ترانزیستور یکی از نوع P با نام Mp و دیگری ترانزیستور نوع N با نام Me ، به مدار اعمال می­گردد. در زمانی که ولتاژ کم است، یعنی مدار در مرحله پیش شارژ قرار دارد، ترانزیستورMp شروع به هدایت می­کند. و ترانزیستورMe خاموش است. در این هنگام خازن پارازیتی خروجی مدار از طریق ترانزیستور Mp شروع به شارژ می­کند. حال اگر ورودی نیز اعمال گردد به دلیل آنکه ترانزیستور Me خاموش است هیچ اثری در خروجی نخواهد داشت و منجر به ذخیره ورودی ها در خازن های پارازیتی خواهد شد.

در فار بعدی که سیگنال کلاک در ولتاژ بالا به ترانزیستورهای Me و Mp اعمال می­گردد، ترانزیستور Mp خاموش و ترانزیستورMe روشن خواهد شد. و فاز ارزیابی مدار شروع می­شود. حال اثر ورودی که به مدار در حالت پیش شارژ اعمال شده بود را در خروجی خواهیم دید. در این حالت مسیری هدایتی بین گره خروجی و زمین ایجاد می­گردد و خازن خروجی دشارژ خواهد شد. البته اگر زمان لازم به منظور دشارژ خروجی وجود نداشته باشد، امکان دارد مدار عملکرد صحیح از خود نشان ندهد. و دچار اشکال شود. دلیل این اشکال این است که ارتباط خروجی و خازن متصل به آن با منبع قطع است و امکان تغییر منطق آن از صفر به یک وجود ندارد.

منطق NP-CMOS

این تکنولوژی از طبقات ترانزیستوری متوالی nMOS و pMOS به شکل یکی در میان تشکیل شده است. که ساختار ترانزیستوری آنها دوگان یکدیگر می­باشد. با تکرار این طبقات به تعداد زوج، می­توان یک مدار پویا با ضابطه دلخواه طراحی نمود. این مدار در طبقات nMOS از فاز پیش شارژ و ارزیابی، و در طبقاتpMOS از فاز پیش دشارژ و ارزیابی برای مقدار دهی خروجی استفاده می­نماید.

برای طراحی یک مدار در این تکنولوژی باید معکوس ضابطه در طبقه های nMOS و خود آن نیز به شکل مستقیم در طبقات pMOS پیاده سازی شود. سیگنال کلاک در طبقات مختلف nMOS و pMOS توسط یک ترانزیستور نوع n و p اعمال شده و یک در میان به صورت پالس ساعت و معکوس پالس ساعت در مدار قرار می­گیرد. خازن های خروجی نیز در طبقات nMOS به ترانزیستور p و در طبقات pMOS به ترانزیستور n متصل می­گردند تا یک در میان در فاز ارزیابی طبقات با اعمال عمل شارژ یا دشارژ مورد استفاده قرار گیرند.

جمع کننده دیجیتال

نمونه ای از فهرست مراجع

• D.hodges, A. G. (2003). Analysis and design of digital integrated circuits. submicron technology.
• Foroutan, V., Navi, K., & Haghparast, M. (2008). A New Low Power Dynamic Full Adder Cell Based on Majority Function. World Applied Sciences Journal, 133-141.
• Frustaci, F., Corsonello p Perri, S., & Cocorullo, G. (2008). High-performance noise-tolerant circuit techniques for CMOS dynamic logic. Circuits, Devices & Systems, IET , 537 – 548

1. M. Rabaey, A. C. (2002). Digital Integrated Circuits- A Design Perspective.

• J.Wang, S. (1994). design sf or XOR and XNOR functions On the transistor level. IEEEJ.Of Solid-State Circuits29, 780-786.
• Kang, S.-M., & Leblebici, Y. (2014). CMOS Digital Integrated Circuits. SEM.
• Kishore, K. L., & Prabhakar, V. S. (2009). vlsi design. New Delhi India: I K International Publishing House.
• mahapatra, p. a. (January2014). low power noise tolerant domino 1-bit full adder. IEEE Energy Conversion Technologies (ICAECT,) 125-139.
• Mahmoodi-Meimand, H. (2004). Diode-Footed Domino: A Leakage-Tolerant High Fan-in Dynamic Circuit Design Style. IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS, 495-503.
• Mano, M. M. (1979). Digital Logic and Computer Design. the University of Michigan: Prentice-Hall.
• Meeher, P., & Mahapatra, K. K. (2013). High-Speed and Low-Power Dynamic Logic Style. International Journal of VLSI and Embedded Systems-IJVES(2249 – 6556), 313-317.
• Meher, P., & Mahapatra, K. (2013). A Low-Power Circuit Technique for Domino CMOS Logic. International Conference on Intelligent Systems and Signal Processing (ISSP), 256-261.
• Navi, K., Moaiyeri, M. H., & Mirzaee, R. F. (2009). Two new low-power Full Adders based on majority-not gates. Micro electronics Journal, 126-130

https://scholarcommons.sc.edu/elct_etd/